عنوان : ( طراحی پردازنده سخت افزاری سریع الگوریتم درهم سازی SHA -1 بر روی FPGA )
نویسندگان: ابراهیم عوض کننده قراول , سیدسعید حسینی خیاط ,
Full Textچکیده
الگوریتم SHA-1 یکی از الگوریتم های استاندارد برای تولید «فشرده پیامها» در IPSEC است. در این نوشتار به ارائه دو ساختار پرکاربرد در طراحی الگوریتم SHA-1 ، یعنی ساختارهای Full Loop Unrolling و Partial Loop Unrolling می پردازیم. هدف از طراحی و پیاده سازی این دو ساختار، داشتن دو هسته سخت افزاری است که بتوانند در توان عملیاتی بالا و در حجم سخت افزاری کم این الگوریتم را اجرا کنند. دو مدارمنطقی برای نیل به این اهداف طراحی شده و در انتها به پیاده سازی این ساختارها بر روی FPGA با کمک زبان Verilog پرداخته ایم. نتایج این پیاده سازیها با طرحهای تجاری موجود قابل قیاس بوده و در برخی از موارد بسیار بهتر می باشد.
کلمات کلیدی
, رمز نگاری, تابع هش, سخت افزار
@inproceedings{paperid:1013994,
author = {عوض کننده قراول, ابراهیم and حسینی خیاط, سیدسعید},
title = {طراحی پردازنده سخت افزاری سریع الگوریتم درهم سازی SHA -1 بر روی FPGA},
booktitle = {دومین کنفرانس رمز ایران دانشگاه صنعتی شریف},
year = {2003},
location = {تهران, ايران},
keywords = {رمز نگاری، تابع هش، سخت افزار},
}
%0 Conference Proceedings
%T طراحی پردازنده سخت افزاری سریع الگوریتم درهم سازی SHA -1 بر روی FPGA
%A عوض کننده قراول, ابراهیم
%A حسینی خیاط, سیدسعید
%J دومین کنفرانس رمز ایران دانشگاه صنعتی شریف
%D 2003
